4. Верификация проекта.

Заключительным этапом выполнения курсового проекта является его верификация с использованием лабораторного стенда. Подробное описание стенда и порядок выполнения работы при программировании реальной ПЛИС подробно изложен в Методических указаниях к лабораторной работе № 1 - 4S. «Программирование ПЛИС» и «Общая технология проектирования часть 5».

Программируются все три разработанных проекта. При этом необходимо помнить, что частота работы задающего генератора стенда составляет порядка 130 КГц и для визуальной проверки работы проекта ее необходимо дополнительно разделить на 2¹⁸…2²⁰ . С этой целью проект, разработанный в графическом редакторе, дополняется вспомогательным делителем частоты, и моделирование выполняется в схеме, согласно рис.6.

Рис.6.

Делителя частоты синтезируется с использованием встроенного в пакет Quartus II Web Edition Software Version 4.2 примитива счетчика (LPM_COUNTER).

Верификация иерархического проекта выполняется с использованием пошагового режима работы. Для этого на вход CLK проекта задается последовательность одиночных импульсов, формируемых встроенным в стенд одновибратором.

Для верификации проекта, выполненного с привлечением описания на уровне конечного автомата, в текстовый файл проекта вводится дополнительный делитель, обеспечивающий заданный коэффициент деления частоты задающего генератора лабораторного стенда.

Примечания: 1. Перед программированием ПЛИС студент должен получить у преподавателя номера семисегментных индикаторов, которые необходимо использовать при верификации проектов.

2. Необходимо помнить, что программатор системы Quartus II Web Edition Software Version 4.2 производит присвоение всех имеющихся в проекте выводов, вне зависимости от того перечислены ли они специально в опции Assignment Editor или нет. Поэтому, если специально не указаны выводы ПЛИС к которым должны быть подключены некоторые выходы проекта, программатор назначит их самостоятельно. На практике, так как выходы ПЛИС жестко связаны с цепями задания входных сигналов и нагрузкой, может оказаться, что часть выходов проекта окажется подсоединенной к выводам, на которых внешними цепями принудительно формируются входные сигналы. Это приведет к нарушению алгоритма работы устройства. При использовании в проекте дополнительных тестовых выводов (например, выводов триггерной подсистемы) их рекомендуется подключать к выводам, связанным с одиночными светодиодными индикаторами.