logo
Архитектура ВС (Карцева А

Структура процессорного элемента

В большинстве матричных SIMD-систем в качестве процессорных элементов при­меняются простые RISC-процессоры с локальной памятью ограниченной емкости.

Благодаря простоте ПЭ массив может быть реализован в виде одной сверхбольшой интег­ральной микросхемы (СБИС). Это позволяет сократить число связей между мик­росхемами и, следовательно, габариты ВС.

Неотъемлемыми компонентами ПЭ (рис. 29.10) в большинстве вычислитель­ных систем являются:

Рис.29.10. Модель процессорного элемента

Процессорные элементы, управляемые командами, поступающими по широко­вещательной шине из КМП, могут выбирать данные из своей локальной памяти и регистров, обрабатывать их в АЛУ и сохранять результаты в регистрах и локальной памяти. ПЭ могут также обрабатывать те данные, которые поступают по шине широковещательной рассылки из КМП. Кроме того, каждый процессорный эле­мент вправе получать данные из других ПЭ и отправлять их в другие ПЭ по сетисоединений, используя для этого свой сетевой интерфейс. Результаты вычисле­ний любое ПЭ выдает в КМП через шину результата.

Каждому из N ПЭ в массиве процессоров присваивается уникальный номер, называемый также адресом ПЭ, который представляет собой целое число от 0 до N - 1. Чтобы указать, должен ли данный ПЭ участвовать в общей операции, в его составе имеется регистр флага разрешения F. Состояние этого регистра определя­ют сигналы управления из КМП, либо результаты операций в самом ПЭ, либо и те и другие совместно.

Еще одной существенной характеристикой матричной системы является спо­соб синхронизации работы ПЭ. Так как все ПЭ получают и выполняют команды одновременно, их работа жестко синхронизируется. Это особенно важно в опера­циях пересылки информации между ПЭ. В системах, где обмен производится с че­тырьмя соседними ПЭ, передача информации осуществляется в режиме «регистр-регистр».