Заключение

Целью данной работы является разработка вычислительного устройства для умножения двоичных четырехразрядных чисел с фиксированной запятой без знака, представленных в прямом коде, со следующим алгоритмом умножения: на один разряд множителя, начиная с младших разрядов множителя со сдвигом частной суммы вправо.

В ходе выполнения работы решены следующие задачи: разработана блок-схема алгоритма выполнения операции умножения; создана структурная схема АЛУ; построены временные диаграммы управляющих сигналов; разработана функциональная схема устройства управления.

Разработанное устройство позволяет произвести умножение двух двоичных чисел за 15 тактов. Для сокращения времени проведения операции следует использовать аппаратные или логические методы ускорения умножения. При принятии решения об их применении необходимо учитывать дополнительные затраты на оборудование.

Список использованных источников

1. Базарова С.Б., Чемерисюк А.С., Тулохонов Э.А., Гомбоев Е. Ш., Варфоломеев А. В. Выполнение арифметических операций в АЛУ для чисел с фиксированной запятой. Часть I: Практическое пособие/ С. Б. Базарова и. др., ВСГТУ. - Улан-Удэ 2006. - 77 с.

2. Луцик Ю.А. Арифметические и логические основы вычислительной техники: Учеб. пособие по курсу «Арифметические и логические основы вычислительной техники» для студентов специальности «Вычислительные машины, системы и сети» всех форм обучения./ Ю.А.Луцик., Мн.:БГУИР, 2004. - 121 с.

3. Спиридонов В.В. Проектирование структур АЛУ: Учебное пособие/ В.В.Спиридонов. - СПб.: СЗПИ 1992. - 72 с.

4. Бойт К. Цифровая электроника / К.Бойт. Цифровая электроника - М.: Техносфера 2007. - 472 с.

5. Угрюмов Е.П. Цифровая схемотехника / Е.П.Угрюмов. - СПб.: БХВ-Петербург 2004. - 528 с.