6.1.3 Операція «Множення»

Архітектура ВС1 орієнтована на реалізацію першого алгоритму: множення починається з молодших розрядів множника, сума часткових добутків зсувається вправо. Цьому алгоритму відповідає мікропрограмна модель, зображена на рис.6.

Рис.6

Алгоритм множення в змістовній формі.

1. Співмножники розміщені в регістрах R9, R10.

2. Перевірка на рівність нулю значень співмножників.

3. Множник з R10 пересилається в регістр RQ.

4. Сумі часткових добутків (R10) присвоюємо значення «0».

5. Вміст RQ зсуваємо вправо на один розряд.

6. Аналізуємо молодший розряд множника (стан тригера Т). Якщо Т=1,

до суми часткових добутків додається множене (R9). Якщо Т=0, до суми часткових добутків додається «0». Утворені суми часткових добутків та множник в RQ зсуваються вправо на один розряд.

7. Пункт 6 повторяються для всіх розрядів множника.

8. Старша частина добутку буде розміщена в R10, молодша частина

добутку - в RQ. Вважаємо, що старша частина 2n-розрядного добутку (в R10) дорівнює 0. Тому добуток буде n-розрядним і пересилається з RQ в R10.

9. Кінець.

Граф мікропрограми (ГМП) операції множення показаний на рис.7.

З нього випливає: кількість мікрокоманд k*=7; число процесорних тактів

, де p*_min=1

p*_max=4+(24-1)*1+1=28 => p*=](28+1)/2[=15

Тривалість такту операції множення буде Т_*=Р_**ф=15ф

Рис.7