2. Постоянные и полупостоянные запоминающие устройства
Постоянные и полупостоянные ЗУ используются в ЭВМ как долговременная память для хранения констант, программ BIOS, POST, конфигурации ЭВМ и параметров устройств. ПЗУ и ППЗУ (флэш-память) могут строиться по структуре 2D емкостью до нескольких десятков Кб по схеме [1], показанной на рис. 3.1. При подаче двоичного кода физического адреса <ФА (1,n)> на ША и сигнала чтения дешифратором адреса DCA возбуждается одна из адресных (горизонтальных) шин Ai с номером i{1, 2,...,N}, равным адресу ячейки. Шина Ai «подключает» элементы памяти Эi1, Эi2, ..., ЭiR к информационным (вертикальным) шинам массива {Эi,j}. Если j‑й элемент памяти хранит «1», то он возбуждает вертикальную шину Dj и устанавливает в «1» j-й разряд информационного регистра RGИ (j) = 1. Если он хранит «0», то j-й разряд RGИ обнуляется. С появлением сигнала чтения W = 1 содержимое регистра передается на шину данных, т.е. выполняется микрооперация ШД (1,R) = RGИ (1,R).
RGИ R R n N n Э11 Э12 Э1R1 Э21 Э22 Э2R ЭNR ЭN2 ЭN1 n W
Рис. 3.1. Схема ЗУ типа 2D
Режим чтения характерен для ПЗУ, элементы памяти которого не изменяют своего состояния в процессе эксплуатации и программируются один раз. Наиболее просто программирование можно осуществить распайкой диодов (рис. 3.2, а). Наличие диода VD1 между шинами Ai и Dj создает однонаправленную гальваническую связь от Ai к Dj и кодируется как «1» в j‑м разряде i-й ячейки. Отсутствие диода (разрыв связи) программируется как «0». Недостатком способа ручной распайки является значительная трудоемкость «программирования», и поэтому он уже нигде не применяется.
Для автоматизации «прошивки» ПЗУ используются элементы памяти, показанные на рис. 3.2, б, в.
Эти элементы при изготовлении ИС имеются на всех пересечениях адресных и информационных шин. В процессе программирования на адресной шине Ai и информационных шинах Dj последовательно устанавливается такое напряжение, когда пробивается и закорачивается один из стабилитронов (состояние логической «1») или сгорает, образуя разрыв, плавкая перемычка Rn (состояние «0»). Режим программирования путем пережигания плавких перемычек используется в ИС серии К 556 РТ, где, например, К 556 РТ5 имеет емкость 4096 бит с организацией N R = 512 8 и временем выборки 70 нс.
а б в г
Рис. 3.2. Элементы памяти ПЗУ и ППЗУ: а – диодное ПЗУ, б – ПЗУ на стабилитронах, в – ПЗУ с плавкими перемычками, г – ПЗУ на транзисторах
с изолированным затвором
Отличие ИС ППЗУ от ПЗУ заключается в том, что они позволяют изменять в процессе эксплуатации состояния элементов памяти от нескольких десятков до нескольких тысяч раз, а в новых БИС от 100 тысяч до 1 млн циклов перезаписи. Программирование осуществляется занесением объемного заряда электронов (-) в область плавающего затвора диэлектрика, находящуюся около изолированного затвора ИЗ. Этот процесс можно пояснить с помощью рис. 3.2, г.
При подаче высокого напряжения Е к p-n переходу стока (С) либо истока (И) происходит инжекция электронов в область плавающего затвора. После снятия потенциала Е этот заряд из-за отсутствия проводимости в диэлектрике остается длительное время и притягивает дырки, создавая проводящим слой между И-С. При отсутствии заряда связи между И-С не будет. Если после программирования все стоки транзисторов VT2 подключить к нулевому потенциалу (), то с возбуждением шины Ai транзисторы VT1 откроются и передадут состояние (потенциал) истока транзисторов VT2 (при наличии заряда на Dj будет «0», при отсутствии заряда – «1»).
Для повторного программирования ППЗУ стирание зарядов осуществляется либо электрически (ИС КР 558 РР), подачей высоких напряжений обратной полярности, либо ультрафиолетовым облучением диэлектрика ИС через кварцевую крышку в корпусе (ИС КР 573 РФ). Процесс электрического стирания вызывает значительный ток от утекания заряда из области плавающего затвора под действием повышенного обратного напряжения более 10 В. Чтобы кристалл не разогревался выше допустимой температуры, ток ограничивают уменьшая число одновременно стираемых ячеек. Основной причиной ограничения числа циклов перезаписи и уменьшения времени эксплуатации ППЗУ является аккумулируемый после каждой перезаписи износ плавающего затвора транзистора, который происходит от многократного воздействия повышенного напряжения более 10 В при стирании информации. При этом происходит нарушение оксидного слоя либо накопление электронов в плавающем затворе. Стирание информации выполняют в несколько циклов. При этом переходы И-С всех транзисторов VT2 становятся непроводящими и все ячейки содержат «1».
Перепрограммирование ИС ведется последовательно отдельно для каждой ячейки. Сначала передается ее адрес, затем передается код записываемых данных в RGИ (1, R). Затем возбуждается шина Е в разрядах, где кодируется «0», и пропускаются информационные разряды, где кодируются «1».
Так как накопление заряда идет медленно, запись осуществляется циклами. Длительность каждого цикла около 0.5 мс, число циклов (около 100) определяется необходимым временем занесения заряда в ИС. Принцип с ультрафиолетовым стиранием и электрической записью информации используется в ИС КР 573 РФ2 емкостью 2 Кб (N R = 2048 8 (бит)) с временем выборки 0.9 мкс, временем хранения заряда 104 час и возможностью до 10 раз перезаписи данных. Функционально ППЗУ (ПЗУ) представляет собой шифратор, который преобразует унитарный код с адресной шины в позиционный, подключаемый к информационной шине. В зависимости от способа объединения элементов памяти, показанных на рис. 3.2, г, шифратор может реализовываться на схемах И – НЕ или ИЛИ – НЕ (Dj = (А1х1j VА2х2j V...V АNxNj), j=1, R; где хij – содержимое j-го разряда, i‑й ячейки). Схемы ИЛИ – НЕ обеспечивают высокое быстродействие, но имеют меньшую емкость, чем ППЗУ на И – НЕ.
- Вычислительные машины, системы и сети
- Тема 1. Введение в предмет
- Умножение чисел в дополнительных кодах
- Операция умножения над обратными кодами сомножителей
- Выполнение операции сложения над числами с плавающей запятой
- 6. Стадии выполнения команды и способы адресации
- Тема 2. Оcновные архитектурные понятия Лекция 4. Определение понятия "архитектура"
- Архитектура системы команд. Классификация процессоров (cisc и risc)
- Лекция 5. Методы адресации и типы данных Методы адресации
- Типы команд
- Команды управления потоком команд
- Типы и размеры операндов
- Тема 3. Функциональная структура и организация процессора
- Структура конвейера процессора р6
- Процессор Pentium Pro
- Характеристики процессоров р6
- Характеристики процессоров amd
- Форматы чисел блоков sse
- Лекция 12: Сравнительный анализ процессоров с различной архитектурой Особенности процессоров с архитектурой sparc компании Sun Microsystems
- Процессоры pa-risc компании Hewlett-Packard
- Процессор mc88110 компании Motorola
- Особенности архитектуры Alpha компании dec
- Особенности архитектуры power компании ibm и PowerPc компаний Motorola, Apple и ibm
- Архитектура power
- Эволюция архитектуры power в направлении архитектуры PowerPc
- Тема 4. Структурные модели современных системных плат
- Тема 5. Организация памяти в эвм
- 2. Постоянные и полупостоянные запоминающие устройства
- 3. Оперативные запоминающие устройства
- 4. Характеристики обмена и типы оперативной памяти
- 7. Сегментация памяти
- 8. Страничная организация памяти
- Тема 6. Организация ввода-вывода
- Системные и локальные шины
- Устройства ввода/вывода Основные типы устройств ввода/вывода
- 2.1. Шины микропроцессорной системы
- 2.2. Циклы обмена информацией
- 2.3. Прохождение сигналов по магистрали
- Тема 2. Оценка производительности вычислительных систем
- Тема 5. Многопроцессорные системы Лекция 18: Классификация систем параллельной обработки данных
- Многопроцессорные системы с общей памятью
- Многопроцессорные системы с локальной памятью и многомашинные системы
- Тема 9. Организация микроконтроллеров
- 4.1. Классификация и структура микроконтроллеров
- 4.2. Процессорное ядро микроконтроллера
- Тема 10. Однокристальные микроконтроллеры серии pic
- 5.1. Основные особенности микроконтроллеров серии pic
- 5.2. Микроконтроллеры подгруппы pic16f8x
- Тема 11. Проектирование устройств на микроконтроллерах
- 6.1. Разработка микропроцессорной системы на основе микроконтроллера
- Тема 12. Системы высокой готовности и отказоустойчивые системы
- Подсистемы внешней памяти высокой готовности
- Требования, предъявляемые к системам высокой готовности
- Конфигурации систем высокой готовности
- Требования к системному программному обеспечению
- Требования высокой готовности к прикладному программному обеспечению
- Требования к сетевой организации и к коммуникациям
- Базовая модель vax/vms кластеров
- Критерии оценки кластеров Gartner Group
- Кластеры Alpha/osf компании dec
- Unix-кластеры компании ibm
- Кластеры at&t gis
- Кластеры Sequent Computer Systems
- Системы высокой готовности Hewlett-Packard
- Кластерные решения Sun Microsystems
- Отказоустойчивые решения Data General
- Список сокращений