10.2 Способы организации бис зу.

Каждая БИС ЗУ включает в себя накопитель и схемы обрамления. Накопитель представляет собой упорядоченную структуру, состоящую из отдельных элементов памяти (ЭП), число которых равно числу бит хранимой информации. Состоянием ЭП управляют адресные линии, осуществляющие выборку ЭП, и разрядная линия, по которой передается бит информации. В качестве ЭП, в зависимости от типа ЗУ, могут выступать D-триггеры, конденсаторы, полевые транзисторы и т.д.

К схемам обрамления относятся дешифраторы, выбирающие ЭП, и блоки управления режимами работы ЗУ (запись, чтение, хранение).

При построении накопителей, отдельные ЭП объединяются с помощью адресных и разрядных линий и образуют некоторые структуры. Совокупность одновременно выбираемых ЭП называют ячейкой памяти.

Существуют два основных способа организации ЭП внутри БИС ЗУ: словарный и матричный.

Словарная организация предусматривает одновременное обращение к нескольким, находящимся в одной строке, ЭП ( т.е. к ячейке памяти). Структура БИС ЗУ со словарной организацией приведена на рис.10.1. Кристалл БИС ЗУ с организацией 256х8 содержит 256 ячеек памяти по 8 ЭП в каждой. При поступлении на его входы адреса выбираемой ячейки, на одном из 256 выходов дешифратора появляется сигнал, активизирующий ЭП требуемой строки (ячейки памяти). В зависимости от содержимого ЭП на разрядных линиях появляются “0” или “1”, которые через буферные усилители передаются на выходы БИС ЗУ.

Рис.10.1.

Недостатком БИС со словарной организацией является то, что при реализации ЗУ с большим объемом памяти резко возрастает количество выходов дешифратора адреса. Указанное обстоятельство является ограничением использованием словарной организации для построения ЗУ большого объема.

Для уменьшения числа выходов дешифратора адреса применяют накопители с матричной организацией. Выбор каждого ЭП в накопителях подобного типа осуществляется по принципу совпадения. Структура БИС ЗУ объемом 256х1 с матричной организацией показана на рис.10.2. Схемы обрамления в этом случае включают дешифратор строк (управляется старшей тетрадой шины адреса) и мультиплексор столбцов (управляется младшей тетрадой шины адреса). К выходному усилителю ЗУ подключается элемент памяти, находящийся на пересечении адресуемых строки и столбца. Как видно из рис.5.2, дешифратор в этом случае имеет всего 16 выходных линий. Отметим, что при использовании накопителя матричного типа, адрес каждого ЭП делится на две части: адрес строки и адрес столбца.

Рис.10.2.