1.7.7. Реалізація методів прискореного множення в процесорах
Схемні методи вимагають введення надмірності (додаткового обладнання) в операційну частину, а логічні - надмірності в керуючу частину. До схемних методів відносяться методи, які дозволяють зменшити час множення за рахунок зменшення часу підсумовування, поєднання підсумовування і зсуву, обчислення за 1 такт кількох ПП, табличної реалізації множення. До логічних методів відносяться методи, за допомогою яких можна зменшити кількість передач множеного на суматор, виконати за 1 машинний такт множення відразу двох-чотирьох розрядів множника (тобто перейти до множення в 4 -, 8 -, 16-річної СЧ).
Логічні методи прискореного множення
1. Метод Лемана
Cуть: зменшення числа передач множеного на суматор за рахунок перетворення множника в модифікованої двійковій СС (, 0,1).
Нехай у множнику зустрілася група з k одиниць. Нехай виконується множення за III варіантом і в молодшому розряді множника є кілька нулів. Будемо виконувати зсув суматора по нулях множника без передачі множеного на суматор до тих пір, поки у множнику не з'явиться одиниця. Множене передається на суматор із зворотним знаком. Переходимо на зсув суматора по одиницях множника на суматор до тих пір, поки не з'явиться "0" у множнику. При цьому множене передається на суматор з прямим знаком і здійснюється перехід на зсув суматора по нулях. Тобто замість k передач множимо здійснюється тільки дві (інверсна і пряма).
Необхідно цей алгоритм модифікувати тобто, щоб розрізняти ізольовані "0" і "1" від груп. Тому що при комбінації 101010 необхідно робити 6 передач (3 прямі і 3 інверсні), замість трьох. Для цього в процесі множення треба аналізувати не тільки поточний, а й старший сусідній розряд множника. Для того, щоб побудувати блок множення за методом Лемана, необхідно в цей блок включити спеціальний тригер. Перед початком множення в нього записується "0" - режим зсуву суматора по "0" множника. При запису на цей тригер "1" буде здійснено перехід в режим зсуву суматора по "1".
У загальному вигляді алгоритм Лемана представляється таблицею:
Q (t) - стан тригера режиму
T n-1, T n - пара аналізованих розрядів множника
ПП - пряма передача
ІП - інверсна передача
Користуючись таблицею можна записати:
ПП=
ІП =
Схема прискореного блоку множення по Леману
2. Методи множення на 2 розряди множника
2.1 Множення з молодших розрядів
Суть: аналіз у кожному машинному такті двох розрядів.
Для реалізації даного алгоритму необхідно включити до складу БО додатковий тригер, який називається тригером інверсної передачі (ІП). Перед початком операції він встановлюється в нуль. У разі виконання інверсної передачі на суматор його встановлюють в одиницю. Одиничний стан може проіснувати 1 або кілька тактів. Реалізація даного алгоритму множення може бути представлена у вигляді таблиці:
У таблиці Т n і T n -1 - пара молодших розрядів множника, Т ип (t) - поточний стан тригера ІП, Т ип (t) - подальший стан тригера ІП, М1 - передача Х на суматор, 1 - , М2 - 2Х ..
Блок прискореного множення містить 3 регістри. В РГХ і Рг Z організовані зрушення на два розряди вправо одночасно. Комбінаційний суматор і Рг Z мають подвійну кількість розрядів. Через СПК на суматор можна передавати Х, і 2Х, тому на її вхід надходять 3 керуючі сигнали М1, 1 і М2. Ці сигнали виробляються за допомогою трьох КС, логіка роботи яких отримана з складеної матриці. 4 я КС управляє Т ІП.
2.2 Універсальний алгоритм множення на 2 розряди множника (алгоритм МакСорні)
Працює для всіх чотирьох варіантів множення.
Т 1, Т 2 - пара старших розрядів множника,
Т д - додатковий тригер (запам'ятовує молодший розряд попередньої пари розрядів множника)
Якщо молодший розряд множника дорівнює 1, то після виконання множення необхідно скоригувати отриманий результат в суматорі, віднімаючи Х.
Блок прискореного множення, який реалізує метод МакСорні, містить 3 регістри. Рг Z має подвійну кількість розрядів. В Рг Y реалізовані ланцюги лівого зсуву на 2 розряди. Через СПК на суматор передається подвоєне або почетверене множене в прямій або інверсної формі. Керуючі сигнали - М2 і М4, виходи додаткового тригера, який запам'ятовує молодший розряд пари розрядів множника, який аналізувався на попередньому етапі множення. М2 і М4 виробляються за допомогою КС1 і КС2.
Можлива реалізація і на 3, і на 4 розряди.
- Комп’ютерна схемотехніка. Архітектура комп’ютерів 2 зміст
- 2.1. Класифікація, призначення та основні характеристики пам'яті
- 2.2. Оперативна пам’ять (оп)
- 2.2.2. Статична пам'ять на біполярних транзисторах
- 2.3. Постійна пам'ять (пп)
- 2.9. Зовнішня оптична пам'ять
- 1. Представлення та обробка інформації
- Класифікація засобів обчислювальної техніки
- 1.2. Класифікація комп’ютерів
- 1.3. Структурна схема компю’терів, що використовують спільну шину
- 1.4. Системи числення
- 1.4.1. Базові параметри та класифікація систем числення
- 1.4.2.Загальні принципи побудови систем з послідовним обчисленням символів
- 1.4.3. Загальні принципи побудови систем числення з паралельним обчисленням символів
- 1.5. Кодування знакозмінної інформації. Коротка характеристика груп кодів, родинних прямому, зворотному, додатковому. Особливості застосування в комп'ютерах
- 1.6. Формати даних і команд сучасних комп’ютерів
- 1.7. Процесори
- 1.7.1. Склад і призначення пристроїв
- 1.7.2. Блок додавання чисел у формі з фіксованою крапкою
- 1.7.3. Особливості виконання складання чисел у формі з плаваючою крапкою
- 1.7.4. Реалізація процесора двійкового множення. Загальні положення
- 1.7.5. Реалізація множення в прямому коді
- I варіант.
- II варіант.
- III варіант.
- IV варіант
- 1.7.6. Реалізація в процесорі операції множення в додатковому коді
- 1.7.7. Реалізація методів прискореного множення в процесорах
- 1.7.8. Схемні методи прискореного множення
- 1.7.9. Особливості виконання множення чисел з плаваючою крапкою
- 1.8. Реалізація двійкового ділення в процесорі
- 1.8.1. Реалізація ділення чисел з фіксованою крапкою в прямому коді
- 1.8.2. Особливості ділення чисел у формі з плаваючою крапкою
- 1.9. Добування квадратного кореня
- Частина 2. Пам'ять комп'ютерів
- 2.1. Класифікація, призначення та основні характеристики пам'яті
- 2.2 Оперативна пам’ять (оп)
- 2.2.1 Внутрішня організація оп
- 2.2.2.Статична пам'ять на біполярних транзисторах
- 2.2.3. Статична пам'ять на езл-інтегральних схемах (іс)
- 2.2.4. Статична пам'ять на уніполярних транзисторах (на мон іс)
- 2.2.5. Динамічна пам’ять (дп) на моп транзисторах
- 2.2.6. Побудова пам’яті необхідної розмірності
- 2.3. Постійна пам'ять (пп)
- 2.3.1. Типи пп
- 2.3.2. Масочні пп (мпп)
- 2.3.3. Однократнопрограмована пам'ять
- 2.3.4. Репрограмована пам'ять
- 2.3.5. Flash-пам'ять
- 2.4. Зп с послідовним доступом(зппд)
- 2.4.1. Зппд на регістрах зсуву
- 2.4.2. Елемент зп з послідовним доступом на мон-транзисторах
- 2.4.3. Буферний зп типу "черга" (бп)
- 2.4.4. Пам'ять типу "список"/"стек"
- 2.5. Асоціативна пам'ять
- 2.6. Зовнішня пам'ять (зп)
- 2.6.1. Типи зп
- 2.6.2. Зовнішня магнітна пам'ять (змп)
- 2.6.3. Способи цифрового магнітного запису
- 2.7. Зовнішня пам'ять з прямим доступом(зпПрД)
- 2.7.1. Накопичувачі на гнучких магнітних дисках(нгмд)
- 2.7.2. Накопичувачі на жорстких магнітних дисках(нжмд)
- 2.7.3. Raid – дискові масиви
- 2.8. Зовнішні зп з послідовним доступом. Накопичувачі на магнітних стрічках(нмс). Стримери
- 2.9. Зовнішня оптична пам'ять
- 2.9.1. Оптичні диски типу cd
- 2.9.2. Оптичні диски типу dvd
- 2.10. Контроль роботи пристроїв пам’яті
- 3.1. Пристрій управління
- 3.1.1 Склад пристрою управління
- 3.1.2. Пу з жорсткою логікою
- 3.1.3. Мікропрограмний пристрій управління (пристрій управління з гнучкою логікою)
- 3.1.4. Мікропрограмний пристрій управління зі змінною тривалістю реалізації мікрокоманд.
- 3.2. Системи переривань
- 3.2.1. Типи і основні характеристики системи переривань
- 3.3. Система управління вводом/виводом
- 3.4. Організація мультипрограмного режиму роботи в сучасних комп’ютерах
- 3.4.1. Форми обслуговування користувачів і види мультипрограмування (мпр)
- 3.4.2. Динамічний розподіл пам'яті
- 3.4.3. Система захисту пам’яті (сзп)
- 0 1 2 3 4 5 6 7
- 3.5. Системи автоматичного контролю
- 3.5.1. Види помилок і способи контролю
- 3.5.2. Контроль передачі кодів
- 3.5.3. Контроль роботи комбінаційних схем
- 3.5.4. Контроль виконання операцій в процесорах
- 3.5.5. Контроль роботи процесорів по модулю 3